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Cadence Allegro
Cadence Allegro设计用应用
CAM350无法识别ALLEGRO 导出 drl钻孔文件解决方法
四 1st
刚学ALLEGRO不久,做的板子也不多.照着书上一步一步地做一直存在ALLEGRO导出的DRL文件无法在CAM350中显示问题,而CAM2000确可以,当时并未在意这个问题.因为我发现在这些档案发给生产PCB的板厂他们并未提示我的档案有问题,做出的PCB也没啥问题,只是不能检测有没有问题而已,十分郁闷.
解决方法十分简单,单位设置问题而已.
ALLEGRO默认都是使用英制的,我们也最常用英制单位去制板,但是生成DRL档案时默认单位确是公制的……….导至了DRL档案在某些软件中无法识别..
ManufactureàNCàNC Drill 在Tool sequence 中选择你在Designàuser units中一至的单位即可.
另外据说选择auto tool select与 repeat codes 兼容性更好.
allegro 16.2中如何设置等长线问题
十一 7th
找遍了整个网络,百度大妈,GG大婶都问过了,就是没找到如何在allegro16.2中设置等长线,十分郁闷,研究了几个小时,终于在一个角落找到,发到PCB设计网上做了个记念,当然顺便也是要转到这里来的.
在allergo16.2中设置等长线的方法与15.X版本有很大的变化,16.2版本中更为方便与强大.其方法为:
选择”Setup”–>”Constrains”–>”Electrical”,强出Allegro Constraint Manager如图一所示:
图一 这里我们选择”Electrical”栏下的”NET”选项中的”routing->Min/Max Propagation delays”,然后就可以在右侧进行相关设置:如图2 图2 这里可以为每个不同的网络进行设置一个范围.如图所示,我们为部分网络设为了1166MIL-1168MIL的范围. 其中红色表示当前的走线并不在所设定范围,并将其差值都显示出来,非常直观. 设定好后,保存并返回到布线器中,须要选将线走好后才能进行等长修正: 点选快捷图标或是选择”Route”–>”Delay Tune”对已走好的线进行修正,此时应注意右下角的长度提示,当它为中心那格时绿色表示达到规定 绿色刚好. 超过了中心值,偏长.须要修改.
allegro中更新元件封装的方法
十 18th
在allegro实际应用中,有时须要对元器件的封装进行修改或是替换,通常可以使用以下方法
一:修改你所须要更新或是替换的元件.注意:1:必须保证元件的名字与原来的完全一样,不能更改.2:保存路径不能更改(所以修改之前请备份).3:管脚的编号不可变更(不能与之前的编号有增加或是减少).
二: 修改完成后,打开相应的BRD档案,选择”Place”–＞”Update Symbols”,然后先择你所须要更新或是全部更新封装
选上你所要更新的元件,最后点上”Refresh”.大功告成了!
如果你对元器件的改动比较大,比如元器件的封装名改动了,或是元器件须要增加减少了管脚.那么首先须要更改元器件的封装,然后再更新元理图网表,再后在BRD中再重新或是更新网表,最后才能更新封装.操作方法同上面没有多大的变化,主要是须要先更新网表.
放弃Protel,使用Orcad+Allegro开发
十 16th
由于接触和使用较早等原因，国内的Protel用户为数众多，他们在选择Cadence高速PCB解决方案的同时，都面临着如何将手头的Protel设计移植到Cadence PCB设计软件中的问题。
在这个过程当中碰到的问题大致可分为两种：一是设计不很复杂，设计师只想借助Cadence CCT的强大自动布线功能完成布线工作；二是设计复杂，设计师需要借助信噪分析工具来对设计进行信噪仿真，设置线网的布线拓扑结构等工作。
对于第一种情况，要做的转化工作比较简单，可以使用Protel或Cadence提供的Protel到CCT的转换工具来完成这一工作。对于第二种情况，要做的工作相对复杂一些，下面将这种转化的方法作一简单的介绍。
Cadence信噪分析工具的分析对象是Cadence Allegro的brd文件，而Allegro可以读入合乎其要求的第三方网表，Protel输出的Telexis格式的网表满足Allegro对第三方网表的要求，这样就可以将Protel文件注入Allegro。
这里有两点请读者注意。首先，Allegro第三方网表在$PACKAGE段不允许有“.”；其次，在Protel中，我们用BasName[0:N]的形式表示总线，用BasName[x]表示总线中的一根信号，Allegro第三方网表中总线中的一根信号的表示形式为Bas NameX，读者可以通过直接修改Protel输出的Telexis网表的方法解决这些问题。
Allegro在注入第三方网表时还需要每种类型器件的设备描述文件Device.txt文件，它的格式如下： Package: package type Class: classtype Pincount: total pinnumber Pinused: …
其中常用的是PACKAGE，CLASS，PINCOUNT这几项。PACKAGE描述了器件的封装，但Allegro在注入网表时会用网表中的PACKAGE项而忽略设备描述文件中的这一项。CLASS确定器件的类型，以便信噪分折，Cadence将器件分为IC,IO，DISCRETE三类。PINCOUNT说明器件的管脚数目。对于大多数器件，Device.txt文件中包含有这三项就足够了。
有了第三方网表和设备描述文件，我们就可以将Protel中原理图设计以网表的形式代入到Cadence PCB设计软件中，接下来，设计师就可以借助Cadence PCB软件在高速高密度PCB设计方面的强大功能完成自己的设计。
如果已经在Protel作了PCB布局的工作，Allegro的script功能可以将Protcl中的布局在Allegro中重现出来。在Protel中，设计师可以输出一个Place & Pick文件，这个文件中包含了每个器件的位置、旋转角度和放在PCB顶层还是底层等信息，可以通过这个文件很方便的生成一个Allegro的script文件，在Allegro中执行这个script就能够重现Protel中的布局了，下面给出了完成Place & Pick文件到Allegro Script文件转化的C 代码，笔者使用这段代码，仅用了数分钟就将一个用户有800多个器件的PCB板布局在Allegro重现出来。 FILE *fp1, *fp2; ::AfxMessageBox(“hello”); fp1=fopen(“pick.txt”, “rt”); if (fp1==NULL) ::AfxMessageBox(“Can not open the file!!!”); fp2=fopen(“place.txt”,”wt”); if (fp2==NULL) ::AfxMessageBox(“Can not create the file!!!”); char refdes[5], Pattern[5]; float midx,midy,refx,refy,padx,pady,rotation; char 更多 >